Poprawka do QEMU opracowana przez inżyniera firmy AMD potwierdza szczegóły dotyczące procesora Zen 6 Epyc-Venice, w tym poprawkę dotyczącą długotrwałej luki w zabezpieczeniach

Inżynier oprogramowania firmy AMD, Ben Cheatham ( ), przesłał serię czterech poprawek na listę mailingową deweloperów QEMU, które dodają oficjalny model procesora „Epyc-Venice” do kodu emulacji x86 tego projektu. Poprawka z dnia 30 czerwca 2026 r. stanowi pierwsze źródłowe spojrzenie na zestaw funkcji CPUID oraz hierarchię pamięci podręcznej nadchodzących procesorów serwerowych AMD Zen 6 Epyc, znanych pod nazwą kodową Venice. Oddzielny wynik polecenia lscpu przesłany do serwisu oraz wyniki testów OpenBenchmarking , pochodzi z rzeczywistego egzemplarza inżynieryjnego Epyc-Venice i potwierdza specyfikacje zawarte w poprawce na podstawie rzeczywistego układu scalonego.

Nowy model jest zdefiniowany jako rodzina 26, model 80, krok 0 i przedstawia się systemom operacyjnym gościa jako „AMD EPYC-Venice Processor”. Opiera się on na podstawowym zestawie funkcji istniejącego modelu Epyc-Turin (Zen 5) i zawiera kilka nowych rozszerzeń zestawu instrukcji: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8 oraz nową instrukcję AVX512 Bit Matrix Multiply (BMM), wprowadzoną wcześniej w tej samej serii poprawek. Model ten zapewnia również obsługę funkcji CET Shadow Stack, TSC_ADJUST oraz nowej funkcji ograniczającej ryzyko związane z wykonywaniem spekulatywnym, zwanej Enhanced Return Address Prediction Security (ERAPS).

Warto zauważyć, że poprawka ustawia flagę SRSO_NO, wskazującą, że rdzeń nie jest podatny na lukę „Speculative Return Stack Overflow” – błąd związany z wykonywaniem spekulatywnym, który dotknął wcześniejsze generacje procesorów Zen. Wynik polecenia lscpu w projekcie OpenBenchmarking niezależnie potwierdza to na rzeczywistym sprzęcie, wyświetlając komunikat „Spec rstack overflow: Not affected”. Luka SRSO wykorzystuje mechanizm przewidywania adresu powrotu procesora, nakłaniając go do spekulatywnego wykonania kodu pod adresem wybranym przez atakującego, zanim błędna prognoza zostanie wykryta; wcześniejsze układy AMD z architektury Zen opierały się na zabezpieczeniach programowych, takich jak czyszczenie stanu przewidywania rozgałęzień podczas zmian kontekstu, co wiązało się z obniżeniem wydajności. Poprawka na poziomie sprzętowym oznacza, że rdzenie Venice blokują tę ścieżkę ataku bezpośrednio w układzie scalonym, a nie poprzez poprawki programowe, co zmniejsza obciążenie systemowe. To zabezpieczenie sprzętowe współdziała z mechanizmem ERAPS – nowym rozwiązaniem, które wydaje się zarządzać ilością historii adresów powrotnych śledzonych przez predyktor dla każdego gościa, w oparciu o parametr RAPSIZE omówiony w tej samej serii poprawek.

(Warto zauważyć, że większość procesorów Intel z poprzedniej dekady ma zasadniczo podobne luki związane z predykcją rozgałęzień sprzętowych, a poprawki tych luk wiążą się dla użytkowników z obniżeniem wydajności.)

Konfiguracja pamięci podręcznej podana w poprawce wskazuje na pamięć podręczną danych L1 o pojemności 48 KB i 12-drożną oraz pamięć podręczną instrukcji L1 o pojemności 32 KB i 8-drożną na każdy rdzeń, co nie uległo zmianie w porównaniu z generacją Zen 5 Turin. Pamięć podręczna L2 została podana jako 1 MB na rdzeń, 16-drożna i inkluzywna, co również odpowiada specyfikacji procesorów Turin. Pamięć podręczna L3 została podana jako 64 MB, 16-drożna, współdzielona na poziomie matrycy. Próbka OpenBenchmarking również to potwierdza.

Chociaż żadne ze źródeł nie podaje szczegółów dotyczących obsługi pamięci ani cen, dyrektor ds. technologii AMD, Mark Papermaster , potwierdził osobno, , że procesor Epyc Venice zostanie oficjalnie zaprezentowany podczas wydarzenia AMD „Advancing AI” https://www.amd.com/en/corporate/events/advancing-ai.html w San Francisco w dniach 22–23 lipca, co oznacza, że pełne specyfikacje, ceny oraz szczegóły dotyczące dostępności powinny zostać podane w ciągu najbliższych dni.